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篇名: 好多了
作者: 向天 天晴 日期: 2007.12.04　　天氣: 　心情:
昨天讓我非常有感覺的胃，今天終於讓我沒有感覺到它的存在

工作上的Spec定了差不多，這幾天開始coding。

只是要從vhdl換成verilog一開始還是有點不適應。

寫了幾天就比較順多了。

反正就是這樣

wire [4:0]  A,B,C;
reg [4:0] D;
always@(A or B or C)
begin
 if (!|A)
 D= B;
else 
 D=C;
end

上面那一段可以改成
wire [4:0]  A,B,C;
wire [4:0} D;
 assign D = (!|A) ? B:C;

看不懂嗎，我現在也看不懂啦
今天寫了兩百行的這種東西，我也
下班真好
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住戶回應
 
時間：2010-03-19 21:33
她, 99歲,亞洲其他,其他
*給你留了一則留言*
  
作者回覆說[2010-03-19 21:35]：

類似的東西，只是一般的程式語言是一行行執行，
硬體的語言，是一堆東西一起執行，所以腦袋裏要有，這一個時間有多少東西會互相影響的概念

 
時間：2009-07-31 17:53
她, 49歲,新北市,其他
*給你留了一則留言*
  
 
時間：2007-12-05 00:52
她, 51歲,台北市,其他
*給你留了一則留言*
  
作者回覆說[2007-12-05 07:11]：

這是verilog code

 
時間：2007-12-04 22:06
她, 36歲,宜蘭縣,學生
*給你留了一則留言*
  
作者回覆說[2007-12-04 22:08]：

啊^^，沒關係明天早上又有正常的向晴週報^^

 
時間：2007-12-04 21:09
她, 44歲,亞洲其他,學生
*給你留了一則留言*
  
作者回覆說[2007-12-04 21:34]：

翻譯如下
四條 4 bits 的二進位訊號A,B,C,D
如果A的4個bit全為0，那我們就把B的值塞給D
不然就把C的值給D。



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